김경록 전기전자컴퓨터공학부 교수팀은 ‘3진법 금속-산화막-반도체’(Ternary Metal-Oxide-Semiconductor)를 대면적 웨이퍼(실리콘 기판)에 구현했다고 17일 밝혔다.
그동안 반도체 업계는 인공지능(AI), 자율주행, 사물인터넷 등 대규모 정보를 빠르게 처리하는 고성능 반도체를 만들고자 반도체 소자 크기를 줄여 집적도를 높여 왔다.
또 현재 2진법 기반 반도체에서 정보 처리에 드는 시간과 성능을 높일수록 증가하는 소비전력 등을 줄이는 문제도 고민해 왔다. 이에 따라 3진법 반도체가 주목받고 있다.
김 교수팀이 개발한 3진법 반도체는 0, 1, 2 값으로 정보를 처리한다. 처리해야 할 정보의 양이 줄어 계산 속도가 빠르고, 그에 따라 소비전력도 적다. 반도체 칩 소형화에도 강점이 있다.
가령 숫자 128을 표현하려면 2진법에서는 8개 비트(bit·2진법 단위)가 필요하지만, 3진법으로는 5개 트리트(trit·3진법 단위)만 있으면 저장할 수 있다. 현재 반도체 소자의 크기를 줄이고 집적도를 높여 급격히 증가하는 정보를 효과적으로 처리하려면, 소자의 소형화로 인해 누설전류가 커지고 덩달아 소비전력도 증가한다.
연구진은 반도체 소자에서 정보를 처리하는 상태를 구현하는 것에 누설전류를 활용하는 방법으로 이 문제를 해결했다. 누설전류의 양에 따라 정보를 3진법으로 처리하도록 고안한 것이다.
김 교수는 “이 연구는 기존 2진법 반도체 소자 공정 기술을 활용해 초절전 3진법 반도체 소자와 집적회로 기술을 구현했을 뿐 아니라, 대면적으로 제작돼 3진법 반도체 상용화 가능성까지 보여줬다는 것에 의미가 있다”고 밝혔다.
이 연구는 삼성전자가 추진하는 삼성미래기술육성사업 지원을 받아 진행됐다. 연구 결과는 지난 15일 전자 소자 분야 학술지 네이처 일렉트로닉스(Nature Electronics)에 발표됐다.
강은정 기자